数えてみれば構想から２ヶ月、当初はFLEX8000が搭載されたCQ/FLEX基板に載せるLEDスイッチ基板だけつくればよかったはずが、FLEX8000では回路が収まりきれないことが後になって発覚し、新にFLEX10Kが搭載されたボードを自作しなければならなくなり、プログラミングケーブルも必要になって、かなり周り道をしてようやく完成へこぎ着けた万年カレンダー時計の回路図を公開します。

万年カレンダー時計AHDLデザインプロジェクトファイル(ZIP)

万年カレンダー時計Verilog HDLデザインプロジェクト(Quartus II 6.0 Archive)

万年カレンダー時計Verilog HDLソースリスト(PDF)

万年カレンダー時計VHDLデザインプロジェクト(Quartus II 5.1sp2 Archive)

万年カレンダー時計VHDLソースリスト(PDF)

万年カレンダー時計用LEDスイッチ基板回路図(PDF)

万年カレンダー時計用FPGAボード回路図(PDF)

万年カレンダー時計用FPGAボード基板レイアウト図(PDF)

万年カレンダー時計用EAGLEプロジェクトディレクトリ内容(ZIP)

EAGLE用自作FLEX10K-84部品ライブラリファイル(ZIP)

以下完成写真



最終的なデザインにはゼロサプレス表示を追加しました。２桁目が０の場合には表示しないようにしました。その方が時計らしいです。それとQuartus IIでLE占有率が高かったのはOptimization Adviserの指示通りにONにできる最適化オプションをONにしたらMAX+PLUS IIと遜色無いLE使用率となりました。冗長なLE使用をなくす指定が効いたようです。それでもAHDLが最もLE使用率が少ないようです。



裏側の様子



今思えば、万年時計とは10,000 year clockなので短縮すると10k year clock。これにFLEX10Kを使うことになってしまったのは偶然ではない気がする。

今回作成したFPGAボードはALTERA Byteblaster IIおよび拙作のPoorman's Byteblaster II Rev1.2でPSおよびJTAGのどちらでもMAX+PLUS IIおよびQuartus IIでコンフィグレーションできることを確認しています。

2006.8.29改訂

以前公開した版にはバグがあり10月末の月替わりが正しくありませんでした、現在は修正済みです。またVerilogおよびVHDL版では以前よりもサイズが少し小さくなるようにデザインを修正しました。